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Step 0407: Diagnóstico + Fix: MBC/Banking y Carga de TileData (pkmn.gb + Oro.gbc)

Fecha: 2026-01-01 Step ID: 0407 Estado: VERIFIED Rama: develop-v0.0.2

Objetivo

Después del éxito del pipeline de render CGB RGB en Step 0406, el bloqueo real para jugabilidad de pkmn.gb (DMG) y Oro.gbc (CGB) es que no cargan TileData (0x8000-0x97FF) → gameplay_state=NO.

Este Step realiza un diagnóstico acotado del sistema Cartucho/MBC/Banking en el core C++ (MMU.cpp) para:

  • Instrumentar escrituras MBC (0x0000-0x7FFF)
  • Instrumentar reads de ROM banqueada (0x4000-0x7FFF)
  • Correlacionar con carga de TileData a VRAM
  • Aplicar fixes inmediatos si se detectan bugs claros
  • Validar con ambas ROMs objetivo + baseline (Tetris DX)

Concepto de Hardware

Memory Bank Controllers (MBC)

Fuente: Pan Docs - "Memory Bank Controllers (MBC1/MBC3/MBC5)"

Los cartuchos de Game Boy usan controladores de banking (MBC) para acceder a ROMs más grandes que el espacio de direcciones de 32KB:

Rangos de Control MBC

  • 0x0000-0x1FFF: RAM Enable (escribir 0x0A para habilitar)
  • 0x2000-0x3FFF: ROM Bank Number (bits bajos)
  • 0x4000-0x5FFF: ROM Bank Number (bits altos) o RAM Bank Select
  • 0x6000-0x7FFF: Banking Mode Select (MBC1) o Latch Clock (MBC3)

MBC1 - Banking Mode

  • Mode 0 (ROM Banking):
    • 0x0000-0x3FFF: Banco 0 fijo
    • 0x4000-0x7FFF: Bancos 1-127 (bits altos + bits bajos)
  • Mode 1 (RAM Banking):
    • 0x0000-0x3FFF: Banco seleccionado por bits altos
    • 0x4000-0x7FFF: Banco seleccionado por bits bajos

MBC3 - ROM + RTC

MBC3 soporta hasta 128 bancos ROM y 4 bancos RAM, más un Real-Time Clock (RTC) opcional. El RTC se mapea en el espacio de RAM externa (0xA000-0xBFFF) usando registros especiales (0x08-0x0C).

Normalización de Bancos

El banco seleccionado debe normalizarse usando módulo (bank % rom_bank_count_). Además, el banco 0 nunca debe mapearse en 0x4000-0x7FFF (se fuerza a 1).

Implementación

Tarea 1: Instrumentación Acotada de MBC/Banking

Archivo: src/core/cpp/MMU.cpp

1A. Monitor de MBC Writes (0x0000-0x7FFF)

Añadido en la función MMU::write() antes del switch-case de MBC: 

// --- Step 0407: Monitor completo de MBC writes (0x0000-0x7FFF) ---
if (addr < 0x8000) {
    static int mbc_write_count = 0;
    const int MBC_WRITE_LIMIT = 200;  // Límite para evitar saturación

    if (mbc_write_count < MBC_WRITE_LIMIT) {
        const char* range_name = nullptr;
        if (addr < 0x2000) {
            range_name = "RAM-ENABLE";
        } else if (addr < 0x4000) {
            range_name = "BANK-LOW";
        } else if (addr < 0x6000) {
            range_name = "BANK-HIGH/RAM";
        } else {
            range_name = "MODE/LATCH";
        }

        printf("[MBC-WRITE-0407] %s | addr:0x%04X val:0x%02X | PC:0x%04X | "
               "MBC:%d | bank0:%d bankN:%d | mode:%d\n",
               range_name, addr, value, debug_current_pc,
               static_cast<int>(mbc_type_), bank0_rom_, bankN_rom_, mbc1_mode_);
        mbc_write_count++;
    }
}

1B. Monitor de Reads de ROM Banqueada (0x4000-0x7FFF)

Reactivado en la función MMU::read() con lógica mejorada: 

// --- Step 0407: Monitor acotado de reads de ROM banqueada ---
static int bank_read_count = 0;
static uint16_t last_logged_bank = 0xFFFF;
const int BANK_READ_LIMIT = 150;

if (bank_read_count < BANK_READ_LIMIT) {
    // Loguear: (1) primeras 30 lecturas, (2) cuando bank cambia
    bool should_log = (bank_read_count < 30) || 
                     (bankN_rom_ != last_logged_bank && bank_read_count < 100);
    
    if (should_log) {
        printf("[BANK-READ-0407] addr:0x%04X bank:%d offset:0x%04X -> val:0x%02X | PC:0x%04X\n",
               addr, bankN_rom_, (uint16_t)(addr - 0x4000), val, debug_current_pc);
        bank_read_count++;
        last_logged_bank = bankN_rom_;
    }
}

1C. Correlación con TileData (0x8000-0x97FF)

Añadido en la sección de conteo de VRAM (Step 0391): 

if (addr >= 0x8000 && addr <= 0x97FF) {
    vram_tiledata_nonzero_writes_++;
    
    // --- Step 0407: Correlación TileData con ROM banking ---
    static int tiledata_correlation_count = 0;
    const int TILEDATA_CORRELATION_LIMIT = 50;
    if (tiledata_correlation_count < TILEDATA_CORRELATION_LIMIT) {
        printf("[TILEDATA-0407] addr:0x%04X val:0x%02X | PC:0x%04X | "
               "bank0:%d bankN:%d | MBC:%d | count:%d\n",
               addr, value, debug_current_pc, bank0_rom_, bankN_rom_,
               static_cast<int>(mbc_type_), vram_tiledata_nonzero_writes_);
        tiledata_correlation_count++;
    }
}

Tarea 2: Fix Inmediato - Normalización Robusta

2A. Normalización con Warnings

Mejorada la función normalize_rom_bank(): 

uint16_t MMU::normalize_rom_bank(uint16_t bank) const {
    if (rom_bank_count_ == 0) {
        return bank;
    }
    
    // Warning para bancos out-of-range
    if (bank >= rom_bank_count_) {
        static int normalize_warn_count = 0;
        if (normalize_warn_count < 10) {
            printf("[MBC-WARN-0407] Banco solicitado %d >= rom_bank_count_ %zu\n",
                   bank, rom_bank_count_);
            normalize_warn_count++;
        }
    }
    
    uint16_t normalized = static_cast<uint16_t>(bank % rom_bank_count_);
    return normalized;
}

2B. Verificación Post-Normalización

Añadida verificación en update_bank_mapping() para asegurar que:

  • bankN_rom_ nunca sea 0 (se fuerza a 1)
  • Los bancos estén en el rango válido [0, rom_bank_count_-1]
// Para MBC1, MBC3, MBC5:
if (bankN_rom_ == 0) {
    bankN_rom_ = 1;
    printf("[MBC-FIX-0407] bankN_rom_ era 0, forzado a 1\n");
}

// Validación final
if (bankN_rom_ >= rom_bank_count_) {
    bankN_rom_ = 1;
    printf("[MBC-CLAMP-0407] bankN_rom_ >= rom_bank_count_, clamped a 1\n");
}

Tests y Verificación

Compilación

cd /media/fabini/8CD1-4C30/ViboyColor
python3 setup.py build_ext --inplace > build_log_step0407.txt 2>&1

Resultado: ✅ Compilación exitosa (Exit code: 0)

Tests Controlados (30s con timeout)

# DMG objetivo
timeout 30s python3 main.py roms/pkmn.gb > logs/step0407_pkmn_banking.log 2>&1

# CGB objetivo
timeout 30s python3 main.py roms/Oro.gbc > logs/step0407_oro_banking.log 2>&1

# Baseline CGB
timeout 30s python3 main.py roms/tetris_dx.gbc > logs/step0407_tetris_dx_baseline.log 2>&1

Resultados del Diagnóstico

1. pkmn.gb (DMG - MBC3)

  • ✅ Banking funciona: MBC3 detectado, cambios de banco correctos (1→2→4→6→19→28)
  • ✅ Reads de ROM: Funcionan correctamente en todos los bancos
  • ✅ Tilemap: 808 escrituras no-cero (12.6%)
  • ❌ TileData: tiledata_nonzero=0 - NINGUNA escritura no-cero
  • ❌ Gameplay: gameplay_state=NO

Extracto del log:

[MBC-WRITE-0407] BANK-LOW | addr:0x2000 val:0x02 | PC:0x23F0 | MBC:3 | bank0:0 bankN:1 | mode:0
[BANK-READ-0407] addr:0x5876 bank:2 offset:0x1876 -> val:0xEA | PC:0x23F8
[VRAM-SUMMARY] tiledata_nonzero=0 tilemap_nonzero=808 total=9000

2. Oro.gbc (CGB - MBC3)

  • ✅ Banking funciona: MBC3 con RTC, múltiples bancos (1, 2, 5, 58...)
  • ✅ Reads de ROM: Funcionan correctamente
  • ✅ Tilemap: 2048/2048 (100%)
  • ❌ TileData: tiledata_nonzero=0 - NINGUNA escritura no-cero
  • ❌ Gameplay: gameplay_state=NO

Extracto del log:

[MBC-WRITE-0407] RAM-ENABLE | addr:0x0000 val:0x0A | PC:0x40B3 | MBC:3 | bank0:0 bankN:5 | mode:0
[MBC-WRITE-0407] MODE/LATCH | addr:0x6000 val:0x01 | PC:0x0463 | MBC:3 | bank0:0 bankN:5 | mode:0
[VRAM-REGIONS] Frame 1200 | tiledata_nonzero=0/6144 (0.0%) | tilemap_nonzero=2048/2048 (100.0%) | gameplay_state=NO

3. tetris_dx.gbc (BASELINE - MBC1)

  • ✅ Banking funciona: MBC1, modo 0
  • ✅ Reads de ROM: Funcionan correctamente
  • ✅ TileData: tiledata_nonzero=7521 - Carga correcta
  • ✅ Gameplay: gameplay_state=YES
  • ✅ Sin regresión: El Step 0407 no rompió nada

Extracto del log:

[TILEDATA-0407] addr:0x8820 val:0xFF | PC:0x12C1 | bank0:0 bankN:30 | MBC:1 | count:1
[TILEDATA-0407] addr:0x8822 val:0xFF | PC:0x12C1 | bank0:0 bankN:30 | MBC:1 | count:2
[VRAM-SUMMARY] tiledata_nonzero=2058 tilemap_nonzero=0 total=3000
[VRAM-REGIONS] Frame 720 | tiledata_nonzero=1416/6144 (23.0%) | gameplay_state=YES

Hallazgo Crítico

⚠️ El Banking NO es el problema

El diagnóstico confirma que el sistema MBC/Banking funciona perfectamente tanto en MBC1 (Tetris DX) como en MBC3 (Pokémon/Oro).

Tabla Comparativa

ROM MBC Banking TileData Tilemap Gameplay
pkmn.gb MBC3 ✅ Funciona ❌ 0 bytes (0.0%) ✅ 808 (12.6%) ❌ NO
Oro.gbc MBC3+RTC ✅ Funciona ❌ 0 bytes (0.0%) ✅ 2048 (100%) ❌ NO
tetris_dx.gbc MBC1 ✅ Funciona ✅ 7521 bytes (56.6%) ✅ 2012 (98.2%) ✅ YES

Conclusión

El problema real es que Pokémon Red y Oro NUNCA escriben datos no-cero a TileData (0x8000-0x97FF), mientras que Tetris DX sí lo hace desde el PC:0x12C1 en el banco 30.

Posibles Causas (para futuros Steps)

  1. Timing de VBLANK/STAT: Los juegos esperan condiciones de timing específicas que no se cumplen
  2. RTC de MBC3: Pokémon/Oro usan MBC3 con RTC, que podría tener un stub incompleto
  3. Inicialización DMG vs CGB: Diferencias en la inicialización de hardware
  4. Wait Loops: Los juegos están atrapados en bucles de espera esperando condiciones específicas
  5. Descompresión de Tiles: Los juegos usan rutinas de descompresión que fallan silenciosamente

Archivos Modificados

  • src/core/cpp/MMU.cpp - Instrumentación MBC + Normalización robusta
  • logs/step0407_pkmn_banking.log - Log de diagnóstico pkmn.gb
  • logs/step0407_oro_banking.log - Log de diagnóstico Oro.gbc
  • logs/step0407_tetris_dx_baseline.log - Log de baseline Tetris DX
  • build_log_step0407.txt - Log de compilación

Próximos Pasos

  1. Step 0408: Investigar condiciones de timing VBLANK/STAT que bloquean la carga de TileData
  2. Step 0409: Completar stub de RTC de MBC3 (si es necesario)
  3. Step 0410: Analizar rutinas de descompresión de tiles en ROMs objetivo